集益威半导体招聘

7月8日发布

• FAE技术支持工程师集益威半导体 · 社招 · 上海准备网申
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  职位描述： 作为FAE，本职位将负责公司高速接口IP及芯片项目中的回片调试（Bring-up）、性能测试及客户现场技术支持。 本职位需在实验室/ATE环境下对芯片进行测试，并与客户团队紧密协作，解决复杂的信号完整性及协议兼容性问题。 工作范围： 1 负责高速SerDes系统在SoC评估板（EVB）及实际应用系统

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• 数字IC验证工程师集益威半导体 · 社招 · 成都 / 上海准备网申
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  职位介绍 职责描述： 1）能够建立system Verilog或UVM验证环境平台并能够进行模块和系统级验证，根据需要集成第三方验证IP和C model 2）经过验证的ASIC / FPGA验证能力和测试平台开发经验 3）了解System Verilog（SV）和面向对象的编程概念 4）使用UVM / OVM

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• Serdes模拟设计工程师集益威半导体 · 社招 · 上海准备网申
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  职位介绍 职责描述： 1）开发各级CMOS技术中超高速SerDes的高性能模拟/混合信号/逻辑/时钟电路； 2）开发模块的拓扑和规范以及SerDes的顶层; 3）进行多级设计验证和设计质量/完整性检查; 4）指导版图设计人员实现SerDes电路;基于模拟/混合信号设计方法创建设计文档和报告; 5）监控初级工

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• 数字后端设计工程师集益威半导体 · 社招 · 成都 / 上海准备网申
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  职位介绍 职责描述： 1. ASIC IC 设计芯片后端工程师从RTL到GDSII； 2. 具备完整的芯片Tapeout经验，后端布局规划（模块级或全芯片级）； 3. 熟悉STA静态时序分析及低功耗设计与分析； 4. 物理验证能力LVSDRCERCLVLRTOANTLUP； 5. 布局布线，电源网络设计，时

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• 数字芯片综合工程师(BES)集益威半导体 · 社招 · 上海准备网申
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  职位介绍 工作职责 1、从事数字芯片Front-end flow方面相关工作（逻辑综合和时序分析，以及优化/收敛、约束编写、PPA分析）； 2、主要工作内容为：synthesis、DFT、formal verification、STA、power analysis等； 3、工艺、lib、memory评估； 4

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• 业务拓展与技术市场经理 （Business Development and Technical Marketing Manager）集益威半导体 · 社招 · 上海准备网申
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  职位介绍 职位描述： 作为SerDes+ASIC服务团队的核心，你将负责拓展我们在超大规模数据中心、AI计算集群及下一代网络设备中的战略机遇，商机识别 。 本职位需要具备高速互连技术背景，并能熟练操作复杂的IP授权及ASIC交钥匙服务。 工作范围： 1 基于对112G/224G SerDes市场动态及AI趋势

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• 信号完整性（SI/PI）工程师集益威半导体 · 社招 · 上海准备网申
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  职位介绍 岗位职责 1. 负责芯片级、封装级、系统级的信号完整性（SI）与电源完整性（PI）分析、设计优化及仿真验证工作，输出完整 SI/PI 解决方案。 2. 参与高速接口、芯片IO、封装、PCB 等链路方案设计，完成阻抗控制、时序分析、串扰、电源噪声等关键问题分析与优化。 3. 熟练使用 SI/PI 仿真工

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• 技术解决方案工程师 （Technical Solutions Engineer）集益威半导体 · 社招 · 上海准备网申
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  职位描述： 作为技术解决方案工程师，将负责公司高速SerDes IP在客户 ASIC 项目中的具体落地实施。 本职位将深入Tie 1客户研发一线，主导从前端集成、仿真验证到后端物理实现的支持工作。 工作范围： 1 能针对客户应用提供基于公司IP的解决方案. 2 协助客户完成高速 SerDes P与 MAC、控

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• SOC芯片设计工程师（SOC/高速互联）集益威半导体 · 社招 · 上海准备网申
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  岗位职责： 1、参与SOC顶层架构开发，包含CRG、IOMUX、BootMode、安全启动、系统控制、总线架构、多die互联、多电源域、DFX、debug trace、memory选型和优化等； 2、负责SOC前端设计，包括模块开发、IP集成、顶层集成、FPGA移植、时序约束(SDC)、UPF以及DC综合等； 4

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