JS27067-ADPLL/PLL高速时钟工程师（收发机/6G基地台产品）

【岗位职责】

1、参与ADPLL/PLL高速时钟电路架构设计与仿真，覆盖锁相环环路、压控振荡器与时钟分配网络；

2、负责高速时钟源关键性能（相位噪声、抖动、锁定时间等）的评估与优化；

3、协同数字、模拟团队完成时钟芯片及系统的集成验证，支撑光通讯产品高速数据同步；

4、研究低抖动、低功耗时钟技术，参与前沿时钟与频率合成方案探索。

【任职要求】

1、硕士及以上学历，微电子、集成电路、电子信息等相关专业；

2、扎实掌握锁相环与频率合成理论基础，熟悉ADPLL数字环路设计；

3、熟悉噪声分析、时序收敛等相关知识，有时钟电路设计或科研项目经历者优先；

4、熟练使用主流模拟/数字设计与仿真工具，具备严谨的工程分析能力。