PLL模拟设计工程师（2027年应届生）

岗位职责：

1、根据项目的具体需求以及系统指标，开展时钟电路的模块设计与方案规划工作；

2、开发涵盖并不局限于VCO、PLL、时钟分频器、时钟buf，PI，CDR等关键时钟电路，通过优化电路性能来保障时钟信号的稳定性和准确性；

3、与数字电路设计团队保持紧密且高效的协作，完成时钟电路与数字电路的接口设计以及协同验证工作；

4、积极参与芯片版图设计评审工作，为版图设计人员提供专业的电路技术支持与指导。

任职资格：

1、硕士及以上学历，具备扎实的模拟电路理论基础，熟悉模拟电路的基本原理和设计方法；

2、具备芯片模拟电路设计经验、时钟电路设计经验、成功流片项目经验者优先；

3、具备出色的电路分析和问题解决能力，能够独立完成时钟电路的设计、仿真和调试工作。