岗位描述
岗位职责
工作职责
1. 负责Synthesis、Formal check、STA、LP check等工作,理解前端设计, clock/reset结构, DFT方案,能够独立进行综合和时序约束以及UPF等coding工作
2. 负责完成全芯片的timing fix和signoff工作
3. 配合RTL Designer完成RTL QA相关检查
4. 熟悉物理设计从网表到GDS的全流程相关,包括布局规划,布局布线,时序分析及修复,功耗优化,DRC/LVS等工作
岗位要求
任职资格
1. 本科及以上学历,2年及以上相关中端经验;
2. 熟悉SDC编写,及综合STA的实现流程,能够独立完成综合模块交付及时序分析;
4. 熟悉时序收敛及timing signoff;
5. 熟悉tcl/perl/vim等脚本及文本工具
6. 有子系统或全芯片后端设计经验者优先;
7. 具有先进工艺项目投片经验者优先;
8. 有后端CAD流程实现、Clock Mesh实现等特殊技能者优先;