资深模拟设计工程师（ASIC方向）

核心职责

架构与规格主导 — 牵头定制化 ASIC 项目中模拟子系统的架构设计、模块划分与设计规格(Design Spec)制定,对关键性能指标(精度、噪声、功耗、面积、可靠性)负责。

电路设计与仿真 — 独立完成汽车级模拟电路(LDO / DC-DC / 充电管理 / 信号链 / ADC / DAC / PLL / SerDes 等)的电路设计、前仿真、混合仿真和 sign-off;对 PVT 鲁棒性负责。

项目领导与交付 — 带领 模拟设计小组,从 spec → RTL/Schematic → 验证 → Layout → 流片 → 测试闭环全流程交付,管理项目进度、技术风险与设计评审。

汽车级标准落地 — 主导 AEC-Q100 应力分析、ISO 26262 功能安全分析(FMEDA、DFA、诊断覆盖率),把标准要求转化为电路设计约束。

客户与跨团队协同 — 深度对接客户技术评审,精准转化客户需求;与数字设计、版图、应用、AE、测试团队保持高效协同,推动系统级验证与问题闭环。

关键技术攻关 — 评估并解决项目中模拟相关的关键技术挑战(ESD、latch-up、电源完整性、噪声耦合、低功耗等)。

文档与知识沉淀 — 撰写并评审项目技术文档(Design Spec、Verification Plan、DFMEA、Sign-off Report);推动团队内部 IP / 方法学沉淀。

前沿技术跟踪 — 跟踪先进工艺节点(BCD / 40nm / 28nm / 14nm 等)和汽车模拟 IP 新方向,为新产品立项提供技术输入。

任职要求

硬性要求

学历: 微电子 / 电子工程 / 集成电路相关专业,硕士及以上。

经验:8 年以上模拟 IC 设计经验,至少 3 个完整 ASIC 项目流片经验(覆盖 spec → 流片 → 量产)。

工艺: 熟悉 BCD / 0.18μm / 0.13μm / 40nm / 28nm / 14nm 至少 1–2 个工艺节点的器件与设计规则。

电路基础: 精通以下至少 3 类:运放、Bandgap、LDO、DC-DC、ADC、DAC、PLL、SerDes、传感器接口、电源管理、保护电路。

工具链: 熟练使用 Cadence Virtuoso / Spectre 或 Synopsys / Mentor 等效设计平台;有 AMS 混合信号验证经验。

汽车标准: 熟悉 AEC-Q100 应力测试要求,或 ISO 26262 功能安全开发流程。

流片经验: 有 TSMC / GlobalFoundries / SMIC / Vanguard 等代工厂成功流片案例。