数字验证工程师（DV）

岗位职责：

1、验证规划：参与并协助编写验证计划，为数字及混合信号设计明确测试平台架构、功能覆盖点及边界用例。

2、测试平台开发：采用SystemVerilog开发并维护基于UVM的验证环境，在模块级与回归测试环境中编写、运行并调试测试用例。

3、数模混合信号接触经验：支持基于RNM的数模混合信号验证工作，与模拟及混合信号团队协作，对照设计意图验证模块行为。

4、调试：发现不符合设计预期的仿真异常问题；高效定位问题根源，并将结果清晰传达给设计团队

5、覆盖率与收尾：跟踪功能覆盖率与代码覆盖率，为指定模块及项目提供覆盖率收尾工作支持。

6、协作：与设计团队、模拟设计工程师（ADE）以及数字设计工程师（DDE）紧密合作，明确设计意图并验证实现方案。

7、持续学习：主动学习全新的验证技术、工具及混合信号相关概念，并将其应用到当前进行的项目中。

任职要求：

1、工作经验：具备3-5年设计验证相关实操经验。

2、 UVM 与 SV 专业能力：精通 SystemVerilog 及 UVM 方法学，涵盖测试平台架构、功能覆盖率、断言以及约束随机验证。

3、验证概念：扎实掌握验证核心概念，具备编写与评审验证计划及测试用例规范的能力。

4、混合信号相关经验：需具备一定的混合信号、基于RNM的验证流程实操经验；无需精通AMS，但需具备相关基础认知。

5、调试：具备出色的调试能力，能够定位跨 RTL、测试平台及模型的问题。

6、主观能动性与主人翁意识：学习能力强，对深耕新领域、实现自我成长抱有十足热忱，积极主动推进工作，而非坐等指令。