锦鲤求职岗位描述
岗位职责：
作为前端团队与后端物理实现团队之间的桥梁，参与芯片从 RTL → Gate → 布图 → 流片的全流程
负责牵引功耗优化，熟悉前后端的功耗优化策略，主动跨越前端后端的边界，发现功耗热点及功耗异常点，形成功耗优化思路，牵引前后端进行优化实验。
负责牵引 floorplan 设计与优化，包括：
制定布局方案，平衡功耗密度与热分布；
优化宏单元/IO 区域与数据通路、时钟树布局，缩短关键路径布线；
协同后端进行区域约束、阻抗匹配和 IR Drop 管理。
编写和维护 PPA 优化流程脚本，搭建自动化分析/回归平台
汇总优化数据与效果，以数据驱动决策，向架构师和管理层输出阶段性报告、技术评审材料
指导新人和设计工程师理解前后端优化思路，共同提升团队整体交付效率
任职要求：
电子工程、微电子或相关专业本科及以上学历，5 年及以上芯片设计行业经验
熟悉 RTL 设计与综合原理，精通 Verilog/SystemVerilog；了解常见综合器工作原理及综合约束设置
熟练使用 Synopsys PrimeTime、Cadence Tempus、Innovus/ICC2 或同类 STA、P&R 工具，熟悉使用工具参数，熟悉解读各类报告
熟悉标准单元库（multi-VT、ULVT、LVT、HVT）特性及功耗／延迟模型，能针对不同库单元做权衡
掌握前端优化措施：pipeline 插入、逻辑重组、FSM 优化、fan-out 拆分等；掌握后端优化手段：缓冲器插入、floorplan 调优、时钟树平衡、ECO 修复等
熟悉功耗模型，能够拆分动态功耗与静态功耗，并提出有效的功耗闭环优化策略
熟练脚本语言（TCL、Perl 或 Python），能够搭建和扩展自动化 PPA 分析/回归流程
良好的沟通和团队协作能力，能够在前端与后端同事之间高效推动技术落地
有钻研和精益求精、解决问题的工作态度