FPGA系统工程师

岗位职责

1.系统架构与指标分解：规划主控、时钟、DDS/AWG、DDS128、TTL、DAC、相机采集及背板交换板卡的 FPGA 功能分区，定义板间协议、模块接⼝和资源分⼯；建⽴时延、吞吐、存储和同步精度预算，制定验收标准。

2.核⼼逻辑开发：负责关键模块的微架构设计、RTL 编码、仿真、综合实现、时序收敛及板级调试；建⽴可复⽤模块和统⼀接⼝，组织合作团队完成各板卡逻辑开发与集成。

3.实时时序与多卡同步：设计时间戳调度、触发控制、硬件循环、条件分⽀及等待机制，实现参数预加载、就绪检查和定时⽣效；明确时钟域、复位、跨卡同步及超时恢复策略，⽀持确定性实验执⾏。

4.波形与信号处理：设计 DDS、DAC、TTL 和 AWG 的控制及数据通路，⽀持静态输出、波形复⽤、参数化 ramp 和相位控制；推进 DDS128 多 tone 合成与 AOD 轨迹输出，评估定点精度、并⾏度、资源占⽤和输出性能。

5.实时反馈与异构协同：与采集、算法团队打通图像处理、算法计算到输出更新的实时链路；开发 PL 算法核接⼊及 PS/GPU 任务接⼝，⽀持量⼦纠错数据收集和结果返回，推进 低延迟互联⽅案的FPGA 侧集成与验证。

6.软件接⼝与持续数据流：与软件团队共同定义指令语义、参数格式及运⾏状态接⼝，⽀持Python 实验编排、⽴即数与实时结果组合、程序和波形复⽤；实现 DMA、缓存、流控及数据回传，⽀持连续 24 ⼩时实验中的数据装载与资源回收。

7.验证与系统交付：建⽴模块仿真、⾃动化回归和硬件在环测试，与软件团队共同校验仿真模型和 FPGA 执⾏⾏为；组织整机联调、压⼒及异常测试，维护执⾏跟踪、性能测量、固件发布和接⼝⽂档，推动合作开发成果验收与问题闭环。

任职要求：

1.电⼦信息、通信⼯程、微电⼦、⾃动化、测控技术、计算机或相关专业本科及以上学历，具有 5 年及以上 FPGA 开发经验。

2.具有⾄少⼀个复杂 FPGA 系统从需求分析、架构设计、RTL 开发到板级调试及交付的完整经历，能够独⽴承担关键模块开发，并主导系统接⼝和性能指标分解。

3.熟练掌握 Verilog/SystemVerilog 或 VHDL，熟悉 Vivado、Quartus 或同类⼯具；具备流⽔线设计、跨时钟域与跨复位域处理、时序约束和收敛经验，能够分析资源、频率与时延的取舍。

4.具备实时控制或流式数据处理经验，理解时间戳、同步触发、FIFO、背压、缓存⽣命周期和异常恢复；能够分析持续吞吐、突发负载及最坏情况时延。

5.具有波形⽣成、数字信号处理、数据采集或⾼速通信中的⼀项或多项实际项⽬经验；熟悉AXI、DMA 和⽚上或外部存储接⼝，掌握 PCIe、以太⽹、⾼速串⾏链路、JESD204 等接⼝中的⾄少⼀种。

6.能够使⽤ Python 编写测试或参考模型，具备 Linux、Git 及脚本化构建经验；理解 FPGA 寄存器、驱动和上位机程序之间的接⼝关系，能够与软件团队完成联合调试。

7.熟练使⽤⽚上逻辑分析⼯具、⽰波器等调试⼿段，具备故障定位和英⽂技术资料阅读能⼒；能够清晰编写设计与测试⽂档，组织技术评审并协调跨团队开发。

优先条件：

1.具有多 FPGA、多板卡同步、精密仪器、雷达、软件⽆线电或⾼速测控系统研发经历。

2.具有 DDS/NCO、多 tone 合成、参数化波形、CXP 图像采集或低延迟图像处理经验。

3.具有 Zynq UltraScale+ MPSoC、FPGA 与 CPU/GPU 协同、RDMA 或 NVQLink 相关实践； 具有 HLS、SpinalHDL 等算法或 RTL 开发⼯具使⽤经验。

4.具有 cocotb、SystemVerilog/UVM、持续集成或硬件在环验证经验；了解 ARTIQ、量⼦测控、原⼦重排或量⼦纠错应⽤者优先。

申请方式

申请材料：简历（包括个人基本信息、学习和工作经历、学术成果）

申请邮件标题：岗位+姓名