锦鲤求职岗位描述
1.参与ADC-DSP架构SerDes收发机的整体架构定义与指标分解，与数字/DSP团队协同完成系统级性能目标；
2.负责高速SerDes PHY中模拟前端(AFE)电路的设计与验证，包括但不限于CTLE、VGA、ADC及其辅助电路设计；
3.完成SerDes通道前端的时钟方案设计，包括CDR环路中的模拟部分(VCO、Phase Interpolator、Charge Pump等)；
4.负责发送端(TX)模拟电路设计，包括TX Driver、Pre-Driver的驱动能力与回波损耗优化；
5.设计与优化TX端FIR均衡器的模拟实现，确保多Tap抽头系数的精度、线性度及PVT稳定性；
6.进行电路级与系统级混合仿真(MATLAB/Verilog-A/Spectre)，评估BER、Jitter、SNDR等关键指标；
7. 与版图工程师紧密合作，确保高速信号路径的寄生优化与匹配性设计；
8.支持芯片从流片到量产阶段的测试调试，定位并解决硅片问题(Silicon Debug)；
9. 跟踪先进工艺节点(7nm/5nm/3nm及以下)下模拟电路的设计挑战与技术趋势。
1.微电子、集成电路、电子工程等相关专业博士研究生，有SerDes或高速链路相关项目经历优先；
2.扎实的模拟电路设计基础，深入理解运放、比较器、带隙基准、LDO等基本模块；
3.具备以下至少一项的独立设计与流片经验:
-高速TX Driver/Pre-Driver/FIR均衡电路
-高速CTLE/VGA/DFE模拟前端
-高速ADC (SAR/ Pipeline/TI-ADC，采样率≥ 4GS/s)
-高速时钟电路(VCO/PI/DLL)
4.熟练使用Cadence Virtuoso、Spectre、Calibre等EDA工具;
5.具备混合信号仿真能力，能进行系统级建模与性能评估;
6.良好的英文技术文档阅读和沟通能力。