DFT工程师

工作内容
【岗位职责】
1.中端流程整合：负责从RTL到网表的综合、低功耗设计与DFT逻辑插入，统筹逻辑综合（Synthesis）、形式验证（Formal Verification）、时序签核（STA）及低功耗验证流程，确保各环节协同一致。
2.低功耗设计实现：主导芯片级低功耗策略落地，包括多电压域（Multi-Voltage）、电源门控（Power Gating）、时钟门控（Clock Gating）等，熟练使用UPF/CPF进行功耗意图管理，配合后端完成功耗分析（Power Analysis）与IR Drop检查。
3.DFT架构与实现：参与SoC芯片的DFT架构规划，负责全芯片级别的DFT逻辑设计与集成（SCAN、MBIST、BSD等），优先使用西门子Tessent工具链；若此前无深度DFT经验，需在入职后快速掌握并承担该方向工作。
时序与面积优化：深入理解综合约束（SDC），配合后端工程师解决因低功耗或DFT插入引起的setup/hold violation、时钟树综合（CTS）干扰等问题，确保时序收敛且面积可控。
4.脚本与自动化：编写Tcl/Perl/Python脚本，优化综合、低功耗、DFT及验证流程，提升团队效率。
5.良率与诊断支持：基于Tessent Diagnosis进行故障诊断，分析ATE测试失败数据；配合良率提升团队开展失效分析，提出设计改进建议（该部分可作为学习成长方向）。

任职条件
【任职要求】
1.学历专业：微电子、电子工程、计算机等相关专业，本科及以上学历（硕士优先）。
2.工作经验：3年以上中端设计或综合/DFT相关工作经验；有先进工艺（如7nm/5nm）项目流片经验者优先。
工具掌握：
3.必须：熟悉逻辑综合工具（Synopsys Design Compiler / Cadence Genus）、时序分析工具（PrimeTime / Tempus）及形式验证工具（Formality / LEC）；理解SDC约束和时序收敛基础。
4.必须：熟悉低功耗设计流程，包括UPF/CPF编写、多电压域设计、Power Gating实现，以及低功耗验证工具（如VCS NLP、MVRC）。
加分：有西门子Tessent工具链（Tessent Shell、Tessent ATPG、Tessent MBIST、Tessent Diagnosis）使用经验，或愿意短期内深入学习DFT技术。
5.基础：熟悉Verilog/VHDL，能独立阅读和修改网表。
6.跨领域能力：
a.能独立负责中端流程中综合、低功耗与DFT的衔接问题，具备跨团队沟通能力（前后端、验证、测试）。
b.对DFT有一定了解（如扫描链、MBIST基本原理）或具备快速学习能力和意愿。
c.问题解决：逻辑清晰，能主导解决中端环节常见问题（如面积/Timing/功耗 trade-off、低功耗与DFT冲突、仿真失败等）。
【加分项】
1.有使用Tessent流程完成项目流片（Tape-out）经验者优先；
有ATE测试调试经验（如93K、J750、UltraFLEX）或良率分析经验者优先；
2.有低功耗与DFT协同设计经验（如测试模式下Power Domains处理、DFT时钟低功耗设计）者优先。