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岗位描述

岗位职责：

1.负责 SoC 复杂数字模块的 RTL 设计、优化、集成与仿真，包括 CPU 子系统、DDR 控制器、高速接口、低功耗控制单元等模块，确保设计在面积、时序、功耗等方面满足项目目标。

2.参与芯片架构及模块级微架构定义，完成模块规格说明书、接口协议、时序约束及相关设计文档编写。

3.负责制定并维护模块级设计约束，包括 SDC 约束、时钟/复位规划、低功耗约束等，配合综合、STA 及后端团队完成 PPA 目标收敛。

4.参与 DFT、低功耗、可测性及可实现性方案设计，协同验证、后端、DFT 等团队完成模块集成和问题定位。

5.配合 FPGA 原型验证、系统验证及硅后验证团队，完成相关模块交付、调试支持及问题分析。

6.持续优化 RTL 代码质量、模块性能和设计流程，保障设计交付质量与项目进度。

任职要求：

1. 全日制研究生及以上学历，微电子、集成电路、电子信息、自动化、通信工程、计算机等电子信息相关专业，功底扎实。

2. 精通数字电路原理、计算机组成、集成电路设计基础，熟悉SoC整体架构，完整理解数字IC从设计到量产的前端核心流程。

3. 熟练掌握Verilog HDL，具备独立模块编码与调试能力，了解SystemVerilog优先；熟悉AXI/AHB/APB等AMBA总线协议，掌握常规总线交互逻辑。

4. 熟悉主流IC设计EDA工具，掌握Modelsim/VCS仿真、DC逻辑综合、PT静态时序分析等基础操作，具备独立完成模块仿真、时序检查的能力。