芯片高速接口设计/集成工程师

岗位职责

 负责高端AI SoC、服务器大模型芯片、Chiplet多芯架构的高速SerDes接口整体设计、集成、调优与量产落地，主流协议包含 PCIe、UCIe，兼顾USB、SFI等高速差分接口。

 负责高速接口IP选型、规格评估、架构方案定义，完成IP参数配置、时钟/复位/电源域规划、IO约束制定，输出完整的接口集成方案与设计文档。

 负责DDR IP选型(熟悉LPDDR5/6相关协议规范)、规格评估、架构方案定义，完成IP参数配置、时钟/复位/电源域规划、IO约束制定，输出完整的接口集成方案与设计文档。

 负责UCIe Chiplet互联接口前端集成与系统适配，完成Die-to-Die互联拓扑、通道分配、链路训练、握手时序、跨芯片信号交互设计，支撑多芯合封系统架构。

 负责PCIe（Gen4/Gen5）接口系统集成、链路配置、LTSSM状态机调试、通道均衡、链路稳定性调优，完成主机/设备端适配、兼容性与极限性能测试。

 负责高速SerDes模拟/数字协同优化，包含信号完整性（SI）、电源完整性（PI）、眼图、抖动、串扰、时序裕量分析，配合后端完成布线约束、阻抗控制、通道参数收敛。

 负责高速接口相关RTL顶层集成、模块例化、端口对接、时钟约束编写、综合编译与时序收敛，解决跨时钟域、高速通路时序、资源冲突等集成问题。

 配合验证、FPGA原型、硅后测试团队完成接口Bring-up、链路调试、压力测试、稳定性回归，定位解决链路训练失败、降速、丢包、误码、抖动超差等疑难问题。

 跟进工艺平台、封装、板级PCB特性，迭代优化高速接口参数与集成方案，沉淀Chiplet与高速IO设计方法论，支撑多代芯片迭代量产。

任职要求

 本科及以上学历，微电子、集成电路、电子工程、通信工程等相关专业，2–5年高速SerDes/PCIe/UCIe接口设计集成经验，硕士优先。

 深入理解高速SerDes架构原理，掌握差分信号、串行传输、时钟数据恢复CDR、抖动、眼图、均衡器、编解码等核心机制。

 精通 PCIe Gen4/Gen5/Gen6 协议与链路训练机制，具备真实芯片PCIe集成、调试、流片经验。

 熟悉 UCIe 1.0/2.0 协议标准，了解Chiplet Die-to-Die互联架构，具备UCIe接口集成或项目经验者优先。

 熟练掌握SoC前端集成流程，熟悉时钟、复位、电源域、IO约束、SDC编写，熟练使用Synopsys/Cadence主流EDA工具。

 具备扎实的信号完整性、电源完整性基础，能够结合后端、封装、PCB分析并解决高速链路问题。

 熟悉Verilog RTL，能独立完成接口适配、顶层集成与小模块逻辑开发，具备良好的问题定位与攻坚能力。

优先加分项（核心壁垒）

 有 UCIe Chiplet 项目流片经验、多Die互联架构集成经验。

 有 PCIe Gen5 高速接口量产落地、稳定性调优、误码率收敛经验。

 熟悉SerDes PHY模拟电路原理，具备数模联合调试能力。

 有AI芯片、大模型SoC、高性能计算芯片高速接口集成经验。

 熟悉高速接口测试仪器与眼图、抖动、BER误码率测试分析。