SoC设计资深工程师

负责大规模高性能SoC芯片的前端设计。候选人需具备丰富的数字IC前端设计经验，并精通以下至少一个核心专业领域（或具备多领域复合背景）：

1. 时钟复位系统与低功耗（CRG / Low Power）

2. CPU子系统

3. SoC关键子系统与片上互连

4. SoC高速外设接口

核心职责

深入参与SoC芯片规格定义，负责模块级/子系统级微架构设计方案与详细设计文档（Design Spec）编写。

负责高质量RTL编码，Lint、CDC、RDC检查。

协同验证团队制定验证计划并定位问题；配合物理实现团队解决时序收敛、布线与面积功耗优化。

参与芯片Post-Silicon Bring-up，配合系统软件团队解决疑难问题。

• （CRG与低功耗方向）： 主导全芯片时钟复位网络的规划与控制，并基于UPF实现多电源域与DVFS系统级低功耗微架构设计。

• （CPU子系统方向）： 高性能多核CPU Cluster的微架构集成、Cache与中断等核心外设桥接，以及软硬件启动与性能调优。

• （互连与系统控制方向）： 高性能片上网络（NoC）拓扑与AMBA总线设计，实现系统控制模块并实现全局带宽、QoS调度与数据路由规划。

• （高速外设接口方向）： PCIe/UCIe等前沿高速接口与DDR/HBM存储子系统的集成设计，设计高吞吐与低延迟数据流控通路。

任职要求

• 硕士及以上学历，微电子、集成电路、计算机等相关专业，8-10年数字IC设计经验，至少一次SoC流片经验

• 精通多种高速接口协议（PCIe/DDR/Ethernet/UCIe）,或者CPU，NOC，Lowpower等相关知识

• 具备系统级架构设计能力，能够进行端到端规划、延迟预算和功耗优化

• 熟悉先进封装（Chiplet/UCIe）和异构集成技术，了解Die-to-Die互连架构

• 实际流片经验者优先

加分项：

• 具备先进工艺节点（16nm/7nm/5nm/3nm）量产经验者优先。

• 兼具上述两个及以上方向复合设计经验者优先。具备大算力AI芯片、智能座舱/自动驾驶SoC、高端网络通信芯片或高性能CPU/GPU研发背景者优先。