数字芯片低功耗设计工程师

1. AI 芯片顶层功耗方案与预算拆解 负责服务器端大模型 AI 芯片（NPU/GPGPU）全阶段低功耗设计与功耗收敛，参与芯片顶层、计算阵列、NoC、高速接口、存储控制器等子系统的功耗评估；根据 AI 推理 / 训练场景指标，完成模块级功耗预算分配，制定芯片整体功耗、散热、电源管理策略，保障大模型算力与功耗 / PPA 指标平衡。

2. RTL 与架构级功耗优化 负责 AI 核、张量计算阵列、数据流通路、控制逻辑的 RTL 低功耗优化；主导时钟门控、数据门控、操作数隔离、流水线动态挂起、计算粒度动态调节等动态功耗优化；设计与维护多电压域、多模式 DVFS、Power Gating 电源关断方案，针对大模型不同负载（稀疏推理、batch 动态变化、多模型切换）做场景化功耗调优。

3. 全流程功耗分析、热点定位与 PPA 权衡 完成 RTL 预估、综合后、布局布线后功耗分析，使用 EDA 工具提取动态功耗、漏电功耗；针对 AI 阵列、NoC、DDR 接口等功耗热点做根因定位，分析不同大模型 workload 下功耗特征；输出 RTL、综合约束、物理实现层面的优化方案，解决功耗、时序、面积之间的冲突，支撑芯片在服务器功耗墙限制下达到目标算力。

4. UPF 低功耗约束、电源完整性与低功耗检查 基于 UPF 完成电源域划分、UPF 约束编写、集成与调试；负责隔离单元、电平转换、电源开关、PST 电源状态机设计与低功耗完整性检查；协同验证团队开展低功耗仿真、电源切换、上电 / 下电、域切换可靠性验证，排查大算力场景下电源域切换、浪涌电流、低功耗相关功能风险。

5. 跨团队协同、硅前到硅后功耗闭环

与架构、前端、后端、验证、测试、系统 / 固件团队协同，对接 AI 编译器、调度器，协同优化大模型数据流的功耗行为；流片后完成服务器板级功耗实测，对比仿真功耗预估偏差，分析真实大模型负载下实测功耗特征，反向校准功耗模型，迭代架构与低功耗策略，完成功耗闭环。

6. 低功耗流程、自动化平台与技术沉淀

搭建面向 AI 大模型芯片的功耗评估自动化流程；基于 TCL/Python 开发功耗提取、统计、报表、自动化检查脚本；沉淀 AI 阵列、NoC、高速接口低功耗设计规范、checklist，持续完善低功耗设计方法论。

任职要求

1.微电子、集成电路、电子信息等相关专业，本科及以上，2 年以上 SoC/AI 芯片 / GPGPU 数字低功耗设计经验，有服务器芯片项目经验优先；优秀硕士应届生可酌情考虑。

2.扎实数字电路基础，深刻理解动态功耗、漏电功耗原理；精通

3.Verilog/SystemVerilog，熟悉 AI 芯片架构，了解 NPU/GPGPU、张量阵列、NoC、DDR/PCIe 等模块工作原理。

4.熟练使用 Synopsys/Cadence 功耗相关 EDA 工具；精通 UPF，具备 RTL、网表、布局后全阶段功耗分析、功耗热点定位与落地优化经验。

5.完整参与至少一款芯片从 RTL、综合、物理实现到流片的项目流程，有 PPA 收敛实战经验；理解 DVFS、电源门控、多电压域等低功耗技术的工程实现与风险。

6.熟悉时序、面积、功耗三者之间的权衡，具备较强问题定位能力，良好跨团队沟通，能和架构 / 固件 / 编译器协同解决算力功耗平衡问题。

优先条件

1.服务器 AI 训练 / 推理芯片、GPGPU、大模型 NPU低功耗项目流片经验优先；熟悉大模型推理 / 训练 workload、算子特征、算力功耗建模优先。

2.熟悉先进工艺（7nm/5nm/3nm）漏电特性，有先进工艺大算力芯片功耗收敛经验优先。

3.熟悉 NoC、高速 IO、HBM/DDR 控制器低功耗优化经验优先。

4.熟悉功耗感知仿真、形式验证，有硅后功耗调试、功耗模型校准经验优先。

5.熟练使用 Python/TCL 开发自动化功耗分析、数据处理脚本。

岗位亮点

1.参与面向大模型训练 / 推理的服务器 AI 芯片核心低功耗攻关，直面算力墙、功耗墙、散热等前沿芯片挑战。

2.覆盖架构 - RTL - 后端 - 硅后全链路功耗优化，深度联动 AI 架构、编译器、固件团队，不局限于单纯前端低功耗。

3.团队聚焦大算力芯片 PPA 收敛，技术壁垒高，有完整流片机会。

4.配套完善的技术复盘、技术分享，鼓励技术方案创新。