数字验证工程师【27届校招】

让 AI 辅助填写这个岗位的官网网申

使用同一份求职档案填写教育、实习与项目经历；登录、验证码和缺失信息由你处理，最终提交前请本人核对确认。

当前公开岗位库收录思特威 64 个在招校招岗位。岗位数量与状态以企业官网为准。

是否提交成功以企业官网回执或申请记录为准。

岗位职责：

1. 在指导下搭建基于UVM的验证平台，协助优化测试环境和自动化脚本

2. 通过仿真日志分析设计缺陷，配合设计工程师完成Debug与修复

3. 参与代码覆盖率和功能覆盖率分析，确保验证完备性

4. 编写验证计划、测试报告及技术文档

任职要求：

1. 电子工程、微电子、计算机等相关专业硕士及以上学历；

2. 熟悉数字电路原理，掌握Verilog/SystemVerilog语言；

3. 了解UVM验证方法学及EDA工具（VCS/Verdi/ModelSim）；

4. 能使用Python/Perl/TCL等脚本语言辅助验证自动化

5. 有芯片验证项目实习经验或FPGA开发经历者优先

6. 良好的英文读写能力（可阅读技术文档）

先核对岗位要求与自己的经历，再准备档案、投递和面试。