【2027春季实习生】ASIC物理设计实习生

欢迎2028年毕业的在校本科、硕士、博士生投递。

该岗位的入职时间为2027年2月及以后，我们将在2026年10月至2027年1月陆续发出面试邀约。

岗位职责：

负责芯片集成与网表（Netlist）生成。

负责逻辑综合（Synthesis）以及 RTL 与网表的质量检查。

负责形式验证（Formal Verification）。

制定与验证设计约束（Constraints），并进行时序预算（Timing budget）。

与 ASIC 团队紧密协作，分析并解决特殊的时序问题。

跨团队协作，完成芯片划分（Partitioning）与布局规划（Floorplan）。

与 PnR（布局布线）工程师协同工作，实现模块级（Partition）和全芯片级（Full chip）的时序收敛。

负责特殊模式下的时序收敛（如 IO、测试、时钟、异步等）。

负责功能性工程变更单（Function ECO）的创建与实现。

开发并持续优化从前端（布线前）到后端（布线后）的完整时序收敛流程。

为上述各个工作环节开发自动化流程脚本，并不断探索和完善设计方法学（Methodology）。

岗位要求：

微电子、电子工程（EE）或相关专业。

具备集成电路（IC）设计与实现的实际项目经验。

具备扎实的理论基础，修读过电路设计、数字设计等相关核心课程。

具备优秀的英语阅读与写作能力，能够熟练处理英文技术文档及跨国沟通。

加分项：

具备主流 EDA 软件的实操经验，如 Synopsys (DC / PT / Formality) 或 Cadence (RC compiler / LEC)。

熟练使用 Python 或 TCL 等脚本语言进行流程自动化开发。