GPGPU 存储架构师（Cache 方向）

岗位职责
岗位概述
负责 GPGPU 芯片片上存储层次（Cache 子系统）的架构定义与架构设计，围绕高性能计算、AI 大模型推理 / 训练负载，主导 L1/L2 Cache、共享内存、缓存一致性、访存调度、显存接口等核心模块的架构方案定义与设计。协同计算单元、显存控制器、互连网络、验证与软件团队，推动存储子系统从规格定义、设计到交付的全流程落地。
核心岗位职责
1. 架构定义与设计
- 主导 GPGPU 片上存储层次的整体架构规划，包括指令 / 数据 Cache、Shared Memory、统一 L2 Cache 的规格定义、容量配比与组织形式设计；
- 负责L2 Cache缓存替换算法、预取策略、写分配 / 写回策略、行填充与失效机制、访存合并与乱序调度等架构设计与优化；
- 设计系统内存缓存一致性协议与访存序模型，适配系统访存模型。
2. 性能建模与瓶颈分析
- 协同搭建并维护存储子系统的快速性能分析模型，完成架构探索与指标量化评估；
- 针对 HPC、Transformer 推理 / 训练等典型负载，定位访存瓶颈，提出架构级优化方案并推动落地；
- 完成 PPA 多维度权衡，在先进工艺约束下输出最优架构方案。
3. 跨模块协同与规格落地
- 协同 计算架构与互联架构，优化计算与访存的带宽匹配，支撑算子级访存模式的硬件适配；
- 协同显存控制器团队，定义 L2 Cache 与 DDR显存的接口协议、突发传输策略与带宽调度机制；
- 输出完整的架构规格文档，指导尾架构、前端 RTL 设计、验证团队搭建验证环境，参与关键功能点的调试与问题收敛。
4. 软硬件协同与前沿技术预研
- 与编译器、驱动、计算库团队协同，定义存储相关的编程模型、指令集扩展与性能调优接口；
- 跟踪行业前沿存储架构技术（如近存计算、缓存压缩、Die-to-Die 跨芯粒缓存一致性、KV Cache 硬件加速、3D Stack SRAM 等），结合产品路线完成技术预研与落地评估。
5. 技术攻关与团队赋能
- 负责存储子系统的关键技术难点攻关，支撑芯片流片与量产阶段的性能调优；

岗位要求
基础要求
1. 计算机体系结构、微电子、电子工程、计算机科学等相关专业，硕士及以上学历，博士优先；
2. 5 年以上 CPU/GPU/AI 加速芯片的存储子系统或 Cache 架构设计经验，有完整流片量产经验者优先；
3. 具备扎实的计算机体系结构基础，深入理解缓存原理、存储层次设计、一致性协议与互连网络。
专业技能要求
1. 熟悉现代 GPGPU 多层存储架构，对 GPGPU 存储墙问题有深刻理解与实战优化经验；
2. 熟练掌握 Cache 核心设计要素：包括组相联度、替换算法（LRU/RRIP 等）、多端口 / 分 Bank 设计、伪共享规避、访存合并与重排序；
3. 熟悉至少一种缓存一致性协议（如 MESIF、MOESI 及 GPU 定制化一致性协议），理解弱内存序模型的设计逻辑；
4. 具备性能分析能力，协同建模评估存储系统；
5. 了解 ASIC 前端设计流程，能读懂 RTL 代码，可与设计、验证团队高效对齐规格与问题；
6. 熟悉 CUDA/ROCm 等并行编程模型，有GPGPU 算子性能调优经验者优先。
加分项
1. 有 NVIDIA/AMD/Intel 高端 GPU 或国产 GPGPU 芯片的 Cache 子系统设计与量产经验；
2. 有 HBM/DDR 显存控制器、NoC 片上网络、存储压缩相关的设计经验；
3. 熟悉先进工艺（3nm/4nm）下 SRAM 的物理特性与 PPA 权衡方法；
岗位亮点
- 参与旗舰级 GPGPU 芯片的核心架构设计，产品面向 AI 算力与高性能计算主赛道；
- 深度参与架构决策，拥有充足的技术话语权与方案落地空间；
- 配套完善的性能建模、验证、后端支撑团队，聚焦架构创新与技术突破；