岗位描述
岗位职责
1.协助完成IP或模块级验证,包括从设计文档理解,验证计划制定到实现和覆盖率收集的全流程。
2.协助完成UVM的验证环境的搭建,包括随机激励,参考模型,功能覆盖率以及其他必要的组件。
3.协助设计人员进行应用场景的调试。
岗位要求
1.熟悉system Verilog, SVA和UVM验证方法学。
2.具备基本的数字电路设计知识。
3.最好有一定的FPGA设计经验。
4.良好的逻辑分析能力,能够独立的定位设计或验证环境中的错误点。
5.具有良好的团队合作能力和学习能力。
这个岗位发布时间较早(或官网没写发布日期),可能已经招满,投递前先到官网确认。
岗位职责
1.协助完成IP或模块级验证,包括从设计文档理解,验证计划制定到实现和覆盖率收集的全流程。
2.协助完成UVM的验证环境的搭建,包括随机激励,参考模型,功能覆盖率以及其他必要的组件。
3.协助设计人员进行应用场景的调试。
岗位要求
1.熟悉system Verilog, SVA和UVM验证方法学。
2.具备基本的数字电路设计知识。
3.最好有一定的FPGA设计经验。
4.良好的逻辑分析能力,能够独立的定位设计或验证环境中的错误点。
5.具有良好的团队合作能力和学习能力。
先核对岗位要求与自己的经历,再准备档案、投递和面试。