岗位描述
职位描述:
1、负责全芯片的逻辑综合工作,完成RTL到Gate-level Netlist的转换、优化与交付;
2、编写、维护与验证SDC约束文件,主导综合阶段的时序收敛、面积控制与功耗优化,确保满足项目PPA指标;
3、搭建并持续优化综合自动化流程,开发/维护 Tcl/Python/Shell 脚本,实现环境配置、批次运行、结果解析与质量Check自动化;
4、协同前端设计团队开展代码可综合性评审、跨时钟域(CDC)处理、低功耗设计(UPF/CPF)策略落地及DFT逻辑插入;
5、针对综合阶段出现的时序违例、面积膨胀、功耗超标等问题进行根因分析,提供可执行的优化方案并推动闭环;
6、与物理实现(P&R)、静态时序分析(STA)以及DFT紧密配合,保障前后端数据交接顺畅与流程一致性。
任职要求:
1、微电子、电子工程、计算机、通信等相关专业,本科及以上学历;
2、六年以上数字IC后端/逻辑综合相关工作经验,完整参与过至少2款芯片从RTL到Netlist/GDSII的流片项目;
3、精通综合工具,熟悉综合全流程、优化策略及常见约束语法(SDC);
4、熟练掌握 Tcl脚本编程,具备Python/Perl/Shell等自动化开发能力,能独立搭建/维护综合环境;
5、良好的团队协作意识与跨部门沟通能力,责任心强,能适应项目节点节奏。