睿思芯科（深圳）技术有限公司-RTL设计工程师

【企业简介】

睿思芯科成立于2018年底，是一家提供 RISC-V 高端核心处理器解决方案的公司，创始团队来自于加州大学伯克利分校 RISC-V 原创项目组。公司主要开发基于 RISC-V 的高算力处理器 IP 核，提供垂直领域（DSA）定制处理器设计服务以及定制芯片解决方案，满足从边缘计算到数据中心等各领域的高算力要求，客户涵盖国内外多家知名企业，开展 IP 授权和 SoC 定制化开发合作。

自创立以来，睿思芯科获得多家顶级投资机构背书，截止2022年底已完成多轮融资，股东包括北极光创投、字节跳动、高瓴创投、翼朴资本、联想创投、百度风投、水木投资集团、真格基金等。 睿思芯科中国总部位于深圳，在成都等地设有多个办公室。

岗位职责：

1.为公司基于RISC-V CPU内核的机器学习ASIC芯片设计RTL；

2.微架构及实现；

3.能够在功能、性能、功率和面积需求之间做出合理权衡

4.参与设计和代码审查；

5.优化芯片的时钟及功耗；

6.为模拟仿真过程中的芯片功能和性能调试提供支持；7.为RTL设计编写计时和功耗限制。

岗位要求：

1.电子、计算机、物理、数学等相关理工科专业，硕士或博士学历；

2.具备使用System Verilog进行RTL设计的经验；

3.良好的Python/Perl/Tcl脚本编写能力；

4.具备功耗优化相关知识；

5.对RISC-V指令集、CPU体系架构、存储器分级体系有所了解将优先考虑；

6.Good knowledge on pipeline design principles；

7.Preferred with emulation technologies；

8.英文听说读写能力熟练；9.优秀的学习能力、责任心和团队协作能力.