CPU设计及开发工程师

工作职责
1.硬件描述与实现能力：

静态时序分析(STA)：通过静态时序分析工具（如PrimeTime）对电路进行时序验证，识别出关键路径。

时序违例检查：检查关键路径是否满足时序约束。如果路径延迟超过时钟周期，则存在时序违例，需要进行优化。

电压阈值调整：使用低阈值电压（LVT）单元替换关键路径中的高阈值电压（HVT）单元，以降低延迟，但需注意功耗增加。

硬件设计语言：精通Verilog、SystemVerilog或Chisel，能够从微架构设计到RTL级实现整个流程。

2.微架构设计与优化:

指令集与流水线： 深入理解RISC-V指令集，熟悉流水线设计、缓存（Cache）系统、分支预测和访存子系统的原理及实现。

微架构仿真与验证：掌握Gem5或其他微架构仿真器的使用，能够对设计进行建模、仿真并分析性能瓶颈，为微架构优化提供依据。

3.芯片互联与总线协议：

片上互联技术：熟悉NoC（片上网络）设计，以及芯片内部各模块间的互联方法。

总线协议与一致性： 熟悉AMBA总线协议（如CHI、ACE等），理解多核系统中Cache一致性及数据一致性原理，能够针对访存子系统进行设计和优化。

工作要求
1.学历要求：硕士研究生及以上。

2.专业要求：微电子、电子、集成电路或计算机等相关专业。

3.工作年限：5年以上工作经验。

4.芯片设计开发经验：对整个系统架构、应用场景及benchmark有较深刻的理解，能结合软件应用需求进行硬件优化。熟悉芯片设计流程，了解前端和后端设计流程。

5.半导体数字电路基础：深刻理解数字电路工作原理，如标准单元，时序优化及STA等。

6.问题解决能力：能分析复杂的电路问题并提供优化方案。在调试数值问题或收敛问题时具备清晰的分析思路。

7.具备较强的学习、创新能力和团队沟通能力，以适应快节奏的技术迭代与项目合作。能够阅读国际前沿技术文献和文档，跟踪最新技术动态和研发成果。

8.加分项：

机器学习辅助优化：利用机器学习算法预测关键路径的优化效果，快速找到最优解决方案。有参与开源RISC-V项目或相关代码贡献的经验。